Вопросы с тэгом [vhdl]

голоса
3
ответов
10
просмотр
900
Где я должен начать с ЛПВП?
Задан 07/10/2008 в 08:57
пользователем jeremy
голоса
13
ответов
3
просмотр
110k
Конкатенации биты в VHDL
Задан 16/10/2008 в 18:07
пользователем Zain Rizvi
Задан 23/10/2008 в 09:45
пользователем kjv
Задан 29/11/2008 в 00:17
пользователем JeffV
голоса
5
ответов
4
просмотр
8k
Как сделать Quartus II компиляции быстрее
Задан 10/12/2008 в 03:46
пользователем Hoffmann
голоса
15
ответов
6
просмотр
3k
Микроконтроллер + Verilog / VHDL симулятор?
Задан 17/12/2008 в 20:23
пользователем Brandon Fosdick
Задан 19/12/2008 в 15:22
пользователем JeffV
голоса
5
ответов
5
просмотр
1k
Хорошие сайты / блоги проектов развития FPGA
Задан 31/12/2008 в 11:24
пользователем Dmitri Nesteruk
Задан 26/01/2009 в 17:31
пользователем Eli Bendersky
Задан 28/01/2009 в 05:25
пользователем e.James
голоса
2
ответов
2
просмотр
332
«Мертвый код» в Xilinx
Задан 18/02/2009 в 22:06
пользователем Paul Nathan
Задан 28/02/2009 в 07:19
пользователем Arnkrishn
голоса
1
ответов
3
просмотр
1k
ASCII charcters выхода демонстрирующей счетчика
Задан 01/03/2009 в 21:03
пользователем Arnkrishn
голоса
4
ответов
3
просмотр
9k
VHDL проблема отображения портов
Задан 10/03/2009 в 22:47
пользователем Buzkie
Задан 11/03/2009 в 03:10
пользователем Buzkie
Задан 02/04/2009 в 14:53
пользователем irl_irl
голоса
11
ответов
6
просмотр
71k
Почему я не могу увеличивать этот `std_logic_vector`
Задан 12/05/2009 в 21:21
пользователем Marty
Задан 17/06/2009 в 11:23
пользователем alsadk
голоса
10
ответов
8
просмотр
5k
Скрытые возможности VHDL
Задан 22/06/2009 в 07:21
пользователем J S
голоса
3
ответов
5
просмотр
9k
Программа для рисования VHDL блок-схемы?
Задан 20/07/2009 в 23:09
пользователем bkritzer
голоса
4
ответов
1
просмотр
3k
Флип-флоп срабатывает на краю двух сигналов
Задан 19/08/2009 в 19:08
пользователем giroy
Задан 08/09/2009 в 18:44
пользователем old_timer
голоса
5
ответов
3
просмотр
19k
VHDL: как задать значение в Inout порту?
Задан 02/10/2009 в 17:32
пользователем Tore
Задан 18/10/2009 в 20:10
пользователем Tim Kryger
Задан 20/10/2009 в 06:08
пользователем Jonathan
голоса
1
ответов
2
просмотр
2k
Ошибка 10500, не имеет смысла
Задан 25/10/2009 в 23:04
пользователем Adam Warnock
Задан 27/10/2009 в 15:28
пользователем Viet
Задан 27/10/2009 в 21:47
пользователем Brian Carlton
голоса
1
ответов
2
просмотр
10k
Переполнение бит 32Bit ALU VHDL
Задан 16/11/2009 в 11:24
пользователем Andre
Задан 21/11/2009 в 23:32
пользователем psihodelia
Задан 26/11/2009 в 01:57
пользователем Earlz
Задан 27/11/2009 в 13:00
пользователем user196187
голоса
1
ответов
2
просмотр
2k
VHDL - Когда процесс () работать в первый раз?
Задан 30/11/2009 в 16:39
пользователем Bojack
голоса
-1
ответов
1
просмотр
1k
Как прочитать данные из rom_type в VHDL?
Задан 01/12/2009 в 13:58
пользователем user222094
голоса
2
ответов
2
просмотр
19k
VHDL - Проблема с std_logic_vector
Задан 01/12/2009 в 14:52
пользователем Bojack
Задан 10/12/2009 в 13:27
пользователем Noor
голоса
4
ответов
4
просмотр
293
Построение VHDL Clone
Задан 18/01/2010 в 09:46
пользователем Siddharth Raina
голоса
1
ответов
3
просмотр
740
Почему IEEE библиотека стандарта VHDL не STL?
Задан 19/01/2010 в 13:47
пользователем Jichao
голоса
2
ответов
3
просмотр
1k
VHDL условного поколения от Makefile
Задан 10/02/2010 в 17:24
пользователем Gauthier
Задан 03/03/2010 в 22:55
пользователем aherlambang
Задан 09/03/2010 в 22:59
пользователем Ahmed Kotb
Задан 10/03/2010 в 17:08
пользователем ahmed elbagoury
голоса
4
ответов
1
просмотр
5k
заявления Дело в VHDL
Задан 08/04/2010 в 03:51
пользователем cheryl
Задан 09/04/2010 в 20:08
пользователем Toymakerii
Задан 27/04/2010 в 16:01
пользователем Brian Carlton
голоса
2
ответов
2
просмотр
9k
Как определить тактовый вход в Xilinx
Задан 03/05/2010 в 15:22
пользователем seventeen
Задан 05/05/2010 в 14:33
пользователем ryxxui
Задан 06/05/2010 в 13:45
пользователем Morano88
голоса
0
ответов
2
просмотр
1k
VHDL, используя арифметику & переменные в "Downto"?
Задан 08/05/2010 в 03:58
пользователем bcoughlan
Задан 08/05/2010 в 17:01
пользователем Morano88
Задан 13/05/2010 в 09:44
пользователем kartal




голоса
1
ответов
1
просмотр
5k
or_reduce функциональность
Задан 15/05/2010 в 22:03
пользователем kartal
голоса
26
ответов
15
просмотр
27k
Профессиональный VHDL IDE?
Задан 20/05/2010 в 13:15
пользователем Aurélien Ribon
голоса
1
ответов
2
просмотр
408
Методы VHDL модуляризация Крупномасштабные
Задан 23/05/2010 в 05:45
пользователем Lyndon White
голоса
3
ответов
7
просмотр
1k
Управление конфигурацией для FPGA Designs
Задан 05/06/2010 в 02:04
пользователем OneOf6inMD
Задан 06/06/2010 в 16:38
пользователем Morano88
голоса
14
ответов
7
просмотр
11k
Программирование VHDL на Linux?
Задан 11/06/2010 в 18:53
пользователем Daniel M.
голоса
21
ответов
8
просмотр
6k
VHDL / Verilog форумы, связанные программирования?
Задан 30/06/2010 в 20:03
пользователем prosseek
Задан 02/07/2010 в 12:32
пользователем SultanSh
голоса
2
ответов
2
просмотр
3k
VHDL постоянная инициализация
Задан 14/07/2010 в 17:10
пользователем Rob
голоса
1
ответов
1
просмотр
664
Импорт кода из FPGA совета (Spartan 3E)
Задан 27/07/2010 в 08:49
пользователем intl
голоса
4
ответов
1
просмотр
941
Воплощение монитор VHDL в PSL утверждения
Задан 28/07/2010 в 14:59
пользователем Aurélien Ribon
голоса
2
ответов
3
просмотр
1k
Язык VHDL IDE
Задан 10/08/2010 в 16:23
пользователем dato datuashvili
Задан 28/08/2010 в 16:20
пользователем Moh
Задан 30/08/2010 в 14:08
пользователем Ashwin Mertes
голоса
0
ответов
1
просмотр
357
сколько для звука (АЦП) чтения в 24kHz?
Задан 02/09/2010 в 14:48
пользователем kagali-san
Задан 04/09/2010 в 08:42
пользователем Guilherme Vieira
голоса
3
ответов
1
просмотр
429
Избыточная петля внутри процесса (VHDL)?
Задан 06/09/2010 в 10:38
пользователем gablin
голоса
16
ответов
7
просмотр
7k
Создание VHDL бэкенд для LLVM?
Задан 08/09/2010 в 05:44
пользователем aneccodeal
голоса
17
ответов
2
просмотр
25k
VHDL Case / Когда: несколько случаев одного статьи
Задан 14/09/2010 в 09:28
пользователем Jay
Задан 17/09/2010 в 04:03
пользователем detly
голоса
3
ответов
3
просмотр
891
Simple State Machine Проблема
Задан 13/10/2010 в 15:38
пользователем Robert
голоса
3
ответов
3
просмотр
2k
Государство std_logic
Задан 15/10/2010 в 14:29
пользователем Robert
Задан 19/10/2010 в 09:39
пользователем Thomas
голоса
1
ответов
6
просмотр
4k
«Сериализация» VHDL запись
Задан 21/10/2010 в 09:48
пользователем distributed
голоса
3
ответов
2
просмотр
1k
Логический оператор проблема VHDL
Задан 26/10/2010 в 10:47
пользователем Martin
Задан 26/10/2010 в 17:55
пользователем Logan
голоса
16
ответов
4
просмотр
45k
Ошибка при добавлении std_logic_vectors
Задан 28/10/2010 в 13:20
пользователем Mike21
голоса
1
ответов
3
просмотр
492
Проблема с чистой конкретизацией
Задан 01/11/2010 в 18:24
пользователем Richard29
голоса
1
ответов
2
просмотр
6k
Неожиданная ошибка TICK
Задан 02/11/2010 в 18:07
пользователем makyol
голоса
1
ответов
1
просмотр
4k
Сигнал <п1 <1> _IBUF> неполна
Задан 02/11/2010 в 23:18
пользователем makyol
Задан 03/11/2010 в 21:37
пользователем Bobbb
голоса
2
ответов
3
просмотр
3k
Считывание портов для отладки
Задан 05/11/2010 в 15:40
пользователем Richard29
голоса
-1
ответов
3
просмотр
9k
добавление «1», чтобы LOGIC_VECTOR в VHDL
Задан 13/11/2010 в 18:46
пользователем Yotam
голоса
0
ответов
3
просмотр
3k
Универсальный сдвиг арифметика прямо в VHDL
Задан 13/11/2010 в 21:16
пользователем name
голоса
0
ответов
2
просмотр
205
Сохранение ширины портов
Задан 15/11/2010 в 10:26
пользователем name
голоса
1
ответов
2
просмотр
301
Может SystemC Diplay схемы как чертеж?
Задан 19/11/2010 в 10:03
пользователем ilcredo
Задан 01/12/2010 в 00:59
пользователем infinitloop
голоса
1
ответов
3
просмотр
3k
Modelsim: как настроить часы 27 МГц
Задан 01/12/2010 в 17:24
пользователем Nissan911
голоса
2
ответов
2
просмотр
328
TAP модуль для VHDL (Test Все Protocol)
Задан 03/12/2010 в 19:21
пользователем Brian Carlton
Задан 04/12/2010 в 17:27
пользователем mp.
голоса
3
ответов
2
просмотр
1k
стиль процесса VHDL
Задан 10/12/2010 в 15:04
пользователем Mark
голоса
4
ответов
3
просмотр
2k
FPGA эффективный (а) синхронные сброс
Задан 14/12/2010 в 10:24
пользователем Mark
голоса
2
ответов
1
просмотр
2k
Чтение изображения на FPGA с ПК и обратно
Задан 18/12/2010 в 13:50
пользователем The Byzantine
голоса
3
ответов
2
просмотр
3k
Дельта-сигма ЦАП с Verilog на VHDL
Задан 31/12/2010 в 10:28
пользователем Giovanni Funchal
Задан 09/01/2011 в 14:19
пользователем laki
голоса
2
ответов
2
просмотр
3k
SRA не может иметь такие операнды?
Задан 09/01/2011 в 19:30
пользователем Giovanni Funchal
Задан 10/01/2011 в 21:15
пользователем Andry
Задан 12/01/2011 в 17:29
пользователем JCLL
голоса
1
ответов
1
просмотр
751
VHDL объяснение в словах
Задан 14/01/2011 в 16:41
пользователем John
голоса
2
ответов
1
просмотр
851
Портмаппингом вектор к std_in в VHDL?
Задан 17/01/2011 в 21:38
пользователем Parker




голоса
0
ответов
2
просмотр
780
Подпроцедуру вызов в VHDL
Задан 18/01/2011 в 14:13
пользователем Richard23
Задан 20/01/2011 в 17:37
пользователем Philippe
голоса
0
ответов
2
просмотр
670
GHDL и VHDL - вход для исполняемого файла
Задан 24/01/2011 в 14:21
пользователем Alock Leo
Задан 24/01/2011 в 17:00
пользователем Neel Mehta
голоса
7
ответов
2
просмотр
7k
Идеи для гибкого / общего декодера в VHDL
Задан 24/01/2011 в 23:29
пользователем Erick Tejada
Задан 25/01/2011 в 11:23
пользователем Halst
голоса
1
ответов
2
просмотр
1k
Почему Modelsim 10 не компилировать старый код?
Задан 26/01/2011 в 03:43
пользователем sj755
голоса
1
ответов
1
просмотр
944
Условные Задания в блоке «С» Select
Задан 28/01/2011 в 10:35
пользователем Cogsy
голоса
2
ответов
3
просмотр
1k
Надежность Xilinx ISE умозаключений блок барана
Задан 01/02/2011 в 16:03
пользователем JCLL
голоса
1
ответов
3
просмотр
4k
Передача переменных в процедуру в VHDL
Задан 02/02/2011 в 13:17
пользователем Patrick
голоса
4
ответов
1
просмотр
184
Массив индексов в ширину для массива
Задан 03/02/2011 в 01:33
пользователем Klowse
Задан 03/02/2011 в 04:22
пользователем JC2
Задан 03/02/2011 в 04:48
пользователем JC2
голоса
2
ответов
2
просмотр
355
Разрешено ли мой VHDL предложение?
Задан 06/02/2011 в 22:47
пользователем Tomas
голоса
0
ответов
2
просмотр
2k
Что не так с этим кодом VHDL
Задан 08/02/2011 в 03:27
пользователем JC2
голоса
3
ответов
4
просмотр
2k
Python: Код для генератора кода VHDL
Задан 11/02/2011 в 09:47
пользователем Peterstone
Задан 11/02/2011 в 10:38
пользователем Philippe
Задан 12/02/2011 в 08:48
пользователем Peterstone
голоса
0
ответов
1
просмотр
1k
используя делитель ядро ​​от Xilinx
Задан 12/02/2011 в 15:43
пользователем Luka Rahne
Задан 14/02/2011 в 02:39
пользователем marlls1989
Задан 17/02/2011 в 17:54
пользователем Patrick
голоса
11
ответов
3
просмотр
16k
Как работает назначение сигнала в процессе?
Задан 20/02/2011 в 23:48
пользователем Andry
голоса
0
ответов
2
просмотр
1k
Синтаксическая ошибка в VHDL
Задан 22/02/2011 в 03:49
пользователем n-2r7
Задан 24/02/2011 в 10:35
пользователем marvin2k
Задан 25/02/2011 в 15:27
пользователем Aurélien Ribon
голоса
0
ответов
2
просмотр
5k
Многомерная проблема массив в VHDL?
Задан 26/02/2011 в 06:24
пользователем Nektarios
Задан 27/02/2011 в 17:16
пользователем Patrick
голоса
1
ответов
3
просмотр
369
Вопрос о генерации битового потока XST
Задан 28/02/2011 в 15:33
пользователем Richi
Задан 02/03/2011 в 04:05
пользователем Nektarios
голоса
1
ответов
2
просмотр
279
Datatype проблема в простой IF заявление в VHDL
Задан 02/03/2011 в 17:43
пользователем Jim
голоса
-1
ответов
1
просмотр
459
Что случилось с моей VHDL тестбенча?
Задан 03/03/2011 в 06:11
пользователем Nektarios
Задан 04/03/2011 в 03:37
пользователем Nektarios
Задан 04/03/2011 в 15:49
пользователем sdaau
Задан 08/03/2011 в 18:30
пользователем Brian Carlton
голоса
-2
ответов
1
просмотр
2k
Массив Несоответствие типов в VHDL
Задан 11/03/2011 в 14:11
пользователем Reini
голоса
2
ответов
0
просмотр
489
VHDL - обработка изображений
Задан 13/03/2011 в 11:11
пользователем bharat
голоса
-2
ответов
1
просмотр
5k
Простой VHDL 4 к 1 MUX тестбенча висит
Задан 15/03/2011 в 01:39
пользователем Drew
Задан 15/03/2011 в 02:59
пользователем Z0RrO
голоса
4
ответов
1
просмотр
2k
Как сделать VHDL «ЬурейеЕ»
Задан 15/03/2011 в 04:21
пользователем Leonardo Alt
голоса
2
ответов
3
просмотр
3k
Основы вентильных VHDL
Задан 17/03/2011 в 09:04
пользователем balina
Задан 21/03/2011 в 23:01
пользователем Brian Carlton
Задан 28/03/2011 в 19:03
пользователем Philippe
голоса
3
ответов
8
просмотр
8k
Отладка VHDL: Как?
Задан 29/03/2011 в 07:13
пользователем DarkKnight
голоса
7
ответов
3
просмотр
148
Цель обеспечения более чем одну архитектуры?
Задан 02/04/2011 в 19:08
пользователем Earlz
голоса
2
ответов
2
просмотр
1k
Понимание типов в SystemC
Задан 05/04/2011 в 12:27
пользователем Andry
Задан 06/04/2011 в 13:01
пользователем afewscoops
Задан 06/04/2011 в 14:02
пользователем Andry
Задан 09/04/2011 в 20:42
пользователем sabauma
голоса
1
ответов
2
просмотр
3k
Реализация Мультиплексор VHDL?
Задан 10/04/2011 в 05:13
пользователем Jonathan D
голоса
3
ответов
1
просмотр
12k
Как назначить контакты в Quartus II
Задан 11/04/2011 в 12:46
пользователем medivh




голоса
1
ответов
1
просмотр
34k
Unsigned логика, вектор и сложение - Как?
Задан 17/04/2011 в 02:02
пользователем Qosmo
Задан 17/04/2011 в 11:29
пользователем deadfish
Задан 17/04/2011 в 14:33
пользователем deadfish
Задан 28/04/2011 в 03:42
пользователем mrflibble
Задан 01/05/2011 в 02:15
пользователем Amr Hesham
голоса
3
ответов
1
просмотр
23k
Индексация массивов в VHDL
Задан 02/05/2011 в 00:28
пользователем Cory G.
Задан 05/05/2011 в 02:27
пользователем Nektarios
голоса
1
ответов
3
просмотр
2k
Single RAM Порт в VHDL?
Задан 05/05/2011 в 03:58
пользователем Nektarios
голоса
3
ответов
2
просмотр
2k
Кодирование автоматы в VHDL
Задан 11/05/2011 в 10:05
пользователем medivh
Задан 13/05/2011 в 04:26
пользователем Harold Forrest
Задан 13/05/2011 в 08:01
пользователем meghs
голоса
2
ответов
2
просмотр
3k
Tristate буферы в Quartus II
Задан 13/05/2011 в 08:56
пользователем medivh
Задан 13/05/2011 в 13:15
пользователем meghs
голоса
6
ответов
4
просмотр
14k
Реализация ФШМ в VHDL
Задан 14/05/2011 в 10:47
пользователем Sam
голоса
2
ответов
1
просмотр
289
VHDL TG68 ядро ​​data_in и data_out к datainout
Задан 15/05/2011 в 20:49
пользователем Majsta
Задан 18/05/2011 в 12:33
пользователем meghs
Задан 18/05/2011 в 17:27
пользователем meghs
Задан 22/05/2011 в 13:19
пользователем Dr. Watson
Задан 24/05/2011 в 02:43
пользователем Dr. Watson
голоса
0
ответов
1
просмотр
368
как считать 4us с часами 8МГц в VHDL?
Задан 24/05/2011 в 06:10
пользователем meghs
голоса
1
ответов
2
просмотр
4k
Реализация цифровых часов в VHDL
Задан 24/05/2011 в 20:53
пользователем makyol
Задан 25/05/2011 в 23:54
пользователем makyol
Задан 27/05/2011 в 12:26
пользователем Eng.Fouad
Задан 27/05/2011 в 18:23
пользователем Emil Eriksson
Задан 29/05/2011 в 00:19
пользователем Emil Eriksson
голоса
2
ответов
2
просмотр
648
Оценка площади требует реализации VHDL
Задан 30/05/2011 в 18:42
пользователем Nakedible
Задан 31/05/2011 в 19:11
пользователем Eng.Fouad
Задан 02/06/2011 в 03:15
пользователем vin
Задан 05/06/2011 в 00:30
пользователем marverix
Задан 05/06/2011 в 06:37
пользователем Ashish Agarwal
голоса
1
ответов
4
просмотр
8k
Создание делителя частоты в VHDL
Задан 07/06/2011 в 08:12
пользователем medivh
голоса
2
ответов
2
просмотр
921
ghdl разработать объект в пакете
Задан 08/06/2011 в 15:40
пользователем nulleight
голоса
5
ответов
2
просмотр
5k
VHDL: Можно ли определить общий тип с записями?
Задан 15/06/2011 в 11:58
пользователем Andreas Sjöström
Задан 15/06/2011 в 20:26
пользователем Brian Carlton
голоса
3
ответов
4
просмотр
4k
Вложенные заявления, если (rising_edge (CLK)) в VHDL
Задан 16/06/2011 в 17:51
пользователем Jamal
голоса
2
ответов
0
просмотр
2k
как определить вход в Entity с 2D-массив?
Задан 22/06/2011 в 04:50
пользователем Buffon
голоса
2
ответов
3
просмотр
4k
Сдвиг вправо и сдвига влево (SLL / SRL)
Задан 22/06/2011 в 14:06
пользователем Adriano
голоса
0
ответов
2
просмотр
471
Проблема в значениях места VHDL STD_LOGIC_VECTOR
Задан 23/06/2011 в 18:42
пользователем HasIq.
голоса
-3
ответов
1
просмотр
1k
4 FIFO и сериализации
Задан 27/06/2011 в 16:27
пользователем user817626
голоса
0
ответов
3
просмотр
1k
VHDL: Ошибки в коде FlipFlop D
Задан 01/07/2011 в 15:27
пользователем Peterstone
Задан 13/07/2011 в 17:25
пользователем Joe
Задан 14/07/2011 в 16:13
пользователем Peterstone
Задан 15/07/2011 в 00:15
пользователем sdaau
Задан 15/07/2011 в 01:38
пользователем sdaau
голоса
0
ответов
2
просмотр
1k
VHDL integer'image Возвращает "0"
Задан 25/07/2011 в 03:53
пользователем Myles
голоса
4
ответов
3
просмотр
32k
VHDL и с помощью «отчета» Заявление
Задан 26/07/2011 в 04:13
пользователем Myles
голоса
3
ответов
1
просмотр
1k
Xilinx ISE не может использовать std_logic_1164
Задан 27/07/2011 в 08:43
пользователем Edgar Roex
голоса
3
ответов
2
просмотр
596
Необходимость «события
Задан 31/07/2011 в 11:03
пользователем user478571
голоса
8
ответов
3
просмотр
10k
Является ли инициализация необходимо?
Задан 01/08/2011 в 11:30
пользователем user478571

Cookies help us deliver our services. By using our services, you agree to our use of cookies. Learn more