Вопросы с тэгом [verilog]

голоса
15
ответов
4
просмотр
29k
Verilog задача автоматического
Задан 29/08/2008 в 20:56
пользователем cdleary
голоса
3
ответов
5
просмотр
838
Эффективный синтез функции 4-к-1 в Verilog
Задан 03/09/2008 в 23:02
пользователем Eyal
голоса
6
ответов
2
просмотр
11k
Передача иерархии в модуль Verilog
Задан 15/09/2008 в 22:57
пользователем pdq
голоса
17
ответов
7
просмотр
5k
Как написать линт?
Задан 16/09/2008 в 10:26
пользователем jbdavid
Задан 03/10/2008 в 18:42
пользователем jbdavid
голоса
3
ответов
10
просмотр
900
Где я должен начать с ЛПВП?
Задан 07/10/2008 в 08:57
пользователем jeremy
Задан 27/10/2008 в 02:10
пользователем Zachary Wright
Задан 29/11/2008 в 00:17
пользователем JeffV
голоса
15
ответов
6
просмотр
3k
Микроконтроллер + Verilog / VHDL симулятор?
Задан 17/12/2008 в 20:23
пользователем Brandon Fosdick
Задан 19/12/2008 в 15:22
пользователем JeffV
Задан 26/01/2009 в 17:31
пользователем Eli Bendersky
Задан 28/01/2009 в 05:25
пользователем e.James
голоса
12
ответов
2
просмотр
39k
$ Readmemh $ writememh соответствующие ресурсы
Задан 10/03/2009 в 02:16
пользователем Alphaneo
голоса
1
ответов
4
просмотр
1k
Verilog или SystemC для тестбенча
Задан 17/03/2009 в 09:22
пользователем Alphaneo
голоса
3
ответов
5
просмотр
750
на основе FPGA оценки RTL
Задан 31/03/2009 в 07:20
пользователем Alphaneo
голоса
6
ответов
2
просмотр
3k
Экспорт задач «С помощью DPI
Задан 07/04/2009 в 08:22
пользователем Alphaneo
голоса
1
ответов
2
просмотр
6k
Задача в Verilog
Задан 09/04/2009 в 19:38
пользователем yaniv
голоса
11
ответов
6
просмотр
12k
Генерация случайных чисел на Spartan-3E
Задан 16/04/2009 в 18:15
пользователем akosch
Задан 18/04/2009 в 10:52
пользователем MrEvil
Задан 04/09/2009 в 10:27
пользователем John
Задан 08/09/2009 в 18:44
пользователем old_timer
голоса
1
ответов
3
просмотр
1k
найти все зависимости в Verilog компиляции
Задан 08/09/2009 в 19:43
пользователем Ross Rogers
Задан 06/10/2009 в 09:14
пользователем Alphaneo
голоса
2
ответов
1
просмотр
561
TAP (Test Все Protocol) модуль для Verilog или SystemVerilog
Задан 08/10/2009 в 21:20
пользователем Brian Carlton
Задан 27/10/2009 в 21:47
пользователем Brian Carlton
Задан 29/10/2009 в 02:39
пользователем vette982
Задан 30/10/2009 в 19:48
пользователем Adam
голоса
3
ответов
3
просмотр
13k
Как подключить два модуля в Verilog?
Задан 10/11/2009 в 01:51
пользователем Faisal Abid
Задан 26/11/2009 в 01:57
пользователем Earlz
Задан 27/11/2009 в 17:52
пользователем Rafael Almeida
голоса
7
ответов
7
просмотр
6k
Ресурсы для обучения Verilog
Задан 21/12/2009 в 05:04
пользователем harry
голоса
24
ответов
2
просмотр
78k
Что фигурные скобки означают в Verilog?
Задан 20/01/2010 в 16:59
пользователем Alex. H
голоса
-4
ответов
1
просмотр
1k
проволоки уравнения в Verilog
Задан 20/01/2010 в 17:51
пользователем Alex. H
голоса
0
ответов
1
просмотр
2k
отладка Verilog
Задан 20/01/2010 в 20:23
пользователем Alex. H
Задан 20/01/2010 в 22:28
пользователем Alex. H
Задан 01/02/2010 в 00:32
пользователем Adam
голоса
3
ответов
2
просмотр
1k
Производство тактового глюка в Verilog дизайна
Задан 12/02/2010 в 12:36
пользователем Biswajyoti Das
Задан 17/02/2010 в 18:16
пользователем pheaver
голоса
4
ответов
6
просмотр
1k
Verilog ModelSim FPGA
Задан 18/02/2010 в 00:46
пользователем anon
Задан 20/02/2010 в 08:41
пользователем Stuart
Задан 23/02/2010 в 21:44
пользователем Steven
Задан 26/02/2010 в 14:20
пользователем Cheetah
Задан 02/03/2010 в 06:06
пользователем chester.boo
Задан 03/03/2010 в 05:09
пользователем aherlambang
Задан 03/03/2010 в 22:55
пользователем aherlambang
Задан 05/03/2010 в 00:43
пользователем chester.boo
Задан 07/03/2010 в 05:00
пользователем Steven
Задан 12/03/2010 в 20:55
пользователем chester.boo
голоса
1
ответов
1
просмотр
199
Где я могу получить Verilog кодировок?
Задан 29/03/2010 в 15:07
пользователем vairavan
Задан 16/04/2010 в 13:55
пользователем Adam
Задан 20/04/2010 в 12:23
пользователем Kostas




Задан 22/04/2010 в 00:14
пользователем aherlambang
Задан 22/04/2010 в 18:32
пользователем aherlambang
Задан 27/04/2010 в 16:01
пользователем Brian Carlton
Задан 03/05/2010 в 10:21
пользователем anum
Задан 04/05/2010 в 22:57
пользователем aherlambang
Задан 05/05/2010 в 17:21
пользователем aherlambang
голоса
3
ответов
3
просмотр
4k
бинарное сравнение номера
Задан 06/05/2010 в 04:40
пользователем aherlambang
Задан 10/06/2010 в 04:46
пользователем Ursa Major
Задан 30/06/2010 в 09:00
пользователем obtur
голоса
21
ответов
8
просмотр
6k
VHDL / Verilog форумы, связанные программирования?
Задан 30/06/2010 в 20:03
пользователем prosseek
Задан 05/07/2010 в 15:50
пользователем Guilherme Vieira
Задан 11/07/2010 в 21:38
пользователем samoz
голоса
3
ответов
8
просмотр
454
Почему чип управления языком, чтобы выбрать
Задан 18/07/2010 в 06:43
пользователем cooper
голоса
1
ответов
1
просмотр
664
Импорт кода из FPGA совета (Spartan 3E)
Задан 27/07/2010 в 08:49
пользователем intl
голоса
-3
ответов
1
просмотр
206
Что это значит Pro ошибка Verilogger?
Задан 09/08/2010 в 15:23
пользователем Sweety Khan
Задан 10/08/2010 в 15:17
пользователем Sweety Khan
голоса
4
ответов
2
просмотр
17k
Регистры сдвига Verilog
Задан 19/08/2010 в 01:11
пользователем Grey
голоса
0
ответов
2
просмотр
900
DCM в Xilinx 10.1
Задан 23/08/2010 в 08:20
пользователем Sarang Rajan
голоса
8
ответов
6
просмотр
512
Совместное использование констант по языкам
Задан 23/08/2010 в 19:01
пользователем Kristin Morris
голоса
1
ответов
1
просмотр
858
ModelSim исходный код
Задан 10/09/2010 в 22:41
пользователем node ninja
голоса
9
ответов
7
просмотр
11k
Обработка параметризации в пакетах SystemVerilog
Задан 09/10/2010 в 01:56
пользователем JeffW
голоса
7
ответов
3
просмотр
41k
Назначают целое число REG в Verilog
Задан 17/10/2010 в 01:44
пользователем DemonicImpact
Задан 19/10/2010 в 09:39
пользователем Thomas
голоса
1
ответов
3
просмотр
3k
Не может иметь смысл ошибки в системе Verilog
Задан 25/10/2010 в 18:56
пользователем segfault
голоса
1
ответов
3
просмотр
1k
Поддерживает ли SystemVerilog связанные списки?
Задан 26/10/2010 в 17:13
пользователем vixos
голоса
2
ответов
1
просмотр
1k
Как реализовать синтезируемый DPLL в Verilog?
Задан 26/10/2010 в 23:15
пользователем crasic
голоса
0
ответов
1
просмотр
2k
Преобразование ASCII-гекс в Verilog
Задан 09/11/2010 в 07:50
пользователем Eswar Rajesh Pinapala
голоса
6
ответов
3
просмотр
42k
Как подписаться расширить число в Verilog
Задан 14/11/2010 в 08:12
пользователем Alex Mullans
голоса
5
ответов
2
просмотр
15k
BCD гадюка в Verilog
Задан 14/11/2010 в 20:48
пользователем DemonicImpact
Задан 15/11/2010 в 01:35
пользователем osgx
Задан 19/11/2010 в 12:17
пользователем swapna
голоса
0
ответов
1
просмотр
2k
Verilog исходный код для MIPS
Задан 21/11/2010 в 19:21
пользователем sajad
голоса
0
ответов
0
просмотр
240
DWT в Verilog (FPGA реализации)
Задан 24/11/2010 в 05:45
пользователем Sarang Rajan
голоса
1
ответов
2
просмотр
2k
DWT в Verilog (FPGA реализации)
Задан 26/11/2010 в 05:26
пользователем Sarang Rajan
голоса
8
ответов
1
просмотр
8k
Является ли $ readmem синтезируемый в Verilog?
Задан 01/12/2010 в 05:00
пользователем user526035
голоса
2
ответов
1
просмотр
2k
Чтение изображения на FPGA с ПК и обратно
Задан 18/12/2010 в 13:50
пользователем The Byzantine
Задан 21/12/2010 в 20:47
пользователем The Byzantine
Задан 22/12/2010 в 19:47
пользователем Ross Rogers
голоса
3
ответов
2
просмотр
3k
Дельта-сигма ЦАП с Verilog на VHDL
Задан 31/12/2010 в 10:28
пользователем Giovanni Funchal
Задан 11/01/2011 в 02:19
пользователем infinitloop
голоса
2
ответов
4
просмотр
7k
Verilog пыление инструменты?
Задан 30/01/2011 в 16:20
пользователем mrflibble
голоса
3
ответов
4
просмотр
8k
Синтаксис массива Verilog
Задан 31/01/2011 в 02:28
пользователем Xodarap
Задан 06/02/2011 в 16:06
пользователем Jan Decaluwe
Задан 06/02/2011 в 22:18
пользователем greggo
голоса
5
ответов
5
просмотр
1k
Право язык для аппаратного моделирования
Задан 08/02/2011 в 03:51
пользователем Alphaneo
Задан 11/02/2011 в 10:38
пользователем Philippe
голоса
2
ответов
1
просмотр
1k
Вождение двунаправленных линий в Verilog
Задан 21/02/2011 в 05:32
пользователем Student
голоса
0
ответов
1
просмотр
1k
Добавление двух одиночных BCD цифры с Verilog
Задан 23/02/2011 в 04:15
пользователем user629467
голоса
0
ответов
2
просмотр
1k
CRC-16 Вычисление в IEEE 802.11b
Задан 25/02/2011 в 10:44
пользователем Kiran
Задан 25/02/2011 в 20:23
пользователем node ninja




Задан 25/02/2011 в 21:57
пользователем node ninja
голоса
-1
ответов
1
просмотр
681
Verilog компаратор типа дерева
Задан 26/02/2011 в 11:48
пользователем Adi
голоса
2
ответов
3
просмотр
761
Verilog не имеет что-то вроде основной ()?
Задан 27/02/2011 в 05:26
пользователем node ninja
голоса
3
ответов
2
просмотр
1k
Как для петель в Verilog выполнить?
Задан 08/03/2011 в 03:21
пользователем node ninja
голоса
0
ответов
2
просмотр
2k
Как объявить массив из 4 бит в Verilog
Задан 08/03/2011 в 07:11
пользователем node ninja
голоса
0
ответов
4
просмотр
287
Почему это Verilog код не будет компилироваться?
Задан 08/03/2011 в 22:36
пользователем node ninja
Задан 09/03/2011 в 04:17
пользователем node ninja
Задан 09/03/2011 в 04:34
пользователем node ninja
голоса
1
ответов
1
просмотр
75
Как эти два модуля отличается в поведении
Задан 10/03/2011 в 05:46
пользователем node ninja
Задан 10/03/2011 в 21:21
пользователем node ninja
голоса
3
ответов
3
просмотр
3k
Как перезапустить моделирование Verilog в Modelsim
Задан 10/03/2011 в 21:56
пользователем node ninja
голоса
1
ответов
4
просмотр
4k
Как разделить двузначное число в Verilog
Задан 11/03/2011 в 00:44
пользователем node ninja
голоса
18
ответов
2
просмотр
32k
АДРЕС WIDTH из ОЗУ ГЛУБИНЫ
Задан 11/03/2011 в 07:20
пользователем Ashwini
Задан 16/03/2011 в 11:47
пользователем Ashwini
голоса
1
ответов
2
просмотр
3k
Невозможно реализовать простой ALU
Задан 16/03/2011 в 20:09
пользователем sj755
Задан 18/03/2011 в 22:02
пользователем node ninja
голоса
0
ответов
1
просмотр
424
ModelSim не распознает тип данных параметров?
Задан 19/03/2011 в 02:35
пользователем node ninja
Задан 19/03/2011 в 06:23
пользователем node ninja
Задан 19/03/2011 в 07:10
пользователем node ninja
голоса
0
ответов
2
просмотр
1k
srand () аналог для SystemVerilog
Задан 22/03/2011 в 18:38
пользователем ДМИТРИЙ МАЛИКОВ
голоса
2
ответов
1
просмотр
2k
Как я могу очистить файл буфера в System Verilog?
Задан 25/03/2011 в 19:05
пользователем Ross Rogers
голоса
0
ответов
1
просмотр
1k
Verilog основная ошибка компилятора
Задан 26/03/2011 в 22:12
пользователем Brahadeesh
голоса
0
ответов
1
просмотр
5k
Расчеты AXI Burst
Задан 29/03/2011 в 06:25
пользователем Ashwini
голоса
1
ответов
2
просмотр
1k
Verilog сетка для рег присваивание
Задан 31/03/2011 в 21:37
пользователем Brahadeesh
голоса
1
ответов
2
просмотр
1k
Как я пишу Verilog testcases в Perl?
Задан 01/04/2011 в 06:34
пользователем chandrark vyas
голоса
2
ответов
2
просмотр
6k
Входы без типа в системе Verilog
Задан 01/04/2011 в 15:43
пользователем SIMEL
Задан 07/04/2011 в 23:13
пользователем kinirashmi
Задан 08/04/2011 в 10:49
пользователем Nandhini
голоса
7
ответов
5
просмотр
14k
Логарифм в Verilog
Задан 09/04/2011 в 01:55
пользователем Max Eastman
голоса
0
ответов
2
просмотр
15k
«Если» оператор с помощью переменной Verilog
Задан 09/04/2011 в 14:42
пользователем Ash
голоса
0
ответов
2
просмотр
142
минимизация сегмента программы - если еще
Задан 09/04/2011 в 15:58
пользователем user478571
Задан 12/04/2011 в 14:35
пользователем user478571
Задан 12/04/2011 в 14:45
пользователем Aravind
Задан 12/04/2011 в 16:46
пользователем user478571
Задан 13/04/2011 в 09:45
пользователем Nandhini
Задан 14/04/2011 в 17:30
пользователем Brahadeesh
голоса
0
ответов
2
просмотр
1k
изменения состояния FSM в Verilog
Задан 16/04/2011 в 20:36
пользователем node ninja
Задан 16/04/2011 в 20:42
пользователем node ninja
Задан 17/04/2011 в 20:52
пользователем Brahadeesh
голоса
1
ответов
1
просмотр
900
Verilog оператор сдвига основной погрешности
Задан 18/04/2011 в 17:27
пользователем Brahadeesh
голоса
0
ответов
1
просмотр
11k
генерировать заявление: Verilog
Задан 19/04/2011 в 05:38
пользователем Nandhini
голоса
1
ответов
1
просмотр
2k
Ошибка моделирования в Verilog
Задан 19/04/2011 в 19:18
пользователем kinirashmi
Задан 20/04/2011 в 18:38
пользователем Margus
голоса
0
ответов
2
просмотр
767
войти значение в Verilog
Задан 22/04/2011 в 09:10
пользователем Nandhini
Задан 22/04/2011 в 19:14
пользователем Brahadeesh
голоса
1
ответов
2
просмотр
15k
Ошибка компилятора Verilog назначения
Задан 23/04/2011 в 19:12
пользователем Brahadeesh
Задан 26/04/2011 в 03:41
пользователем GobiasKoffi
Задан 28/04/2011 в 03:42
пользователем mrflibble
голоса
8
ответов
2
просмотр
24k
Как использовать сопзЬ в Verilog
Задан 01/05/2011 в 15:43
пользователем user478571
Задан 02/05/2011 в 06:53
пользователем user478571




Задан 05/05/2011 в 23:44
пользователем Brahadeesh
голоса
3
ответов
3
просмотр
1k
используя всегда @ * | Смысл и недостатки
Задан 07/05/2011 в 08:09
пользователем user478571
голоса
23
ответов
3
просмотр
44k
В чем разница между == и === в Verilog?
Задан 08/05/2011 в 14:07
пользователем user478571
голоса
1
ответов
3
просмотр
3k
Verilog, сравнение не равно немного переменной
Задан 08/05/2011 в 15:40
пользователем ibrahim
голоса
1
ответов
1
просмотр
280
Синусоидальный сигнал в Xilinx Simulink
Задан 08/05/2011 в 19:04
пользователем Kiran
Задан 11/05/2011 в 09:19
пользователем Nathan Fellman
Задан 12/05/2011 в 13:42
пользователем Kiran
Задан 14/05/2011 в 16:35
пользователем iammilind
голоса
-2
ответов
2
просмотр
1k
Повышающая дискретизация с Verilog
Задан 14/05/2011 в 18:25
пользователем suphero
голоса
0
ответов
3
просмотр
15k
глобальная константа в Verilog
Задан 15/05/2011 в 12:10
пользователем neuromancer
голоса
4
ответов
6
просмотр
29k
Verilog Всегда блокировать с помощью символа (*)
Задан 15/05/2011 в 18:22
пользователем all_by_grace
голоса
2
ответов
2
просмотр
1k
Рациональные числа в Verilog
Задан 16/05/2011 в 16:32
пользователем suphero
голоса
0
ответов
1
просмотр
1k
Массив случайных чисел в Verilog
Задан 17/05/2011 в 07:29
пользователем neuromancer
голоса
1
ответов
4
просмотр
16k
SystemVerilog проблема с always_comb конструкцией
Задан 19/05/2011 в 04:11
пользователем adriano
голоса
2
ответов
2
просмотр
648
Оценка площади требует реализации VHDL
Задан 30/05/2011 в 18:42
пользователем Nakedible
голоса
14
ответов
1
просмотр
373
Лучше отступа в два режима режима в Emacs
Задан 31/05/2011 в 18:56
пользователем Megan
голоса
4
ответов
2
просмотр
21k
реализующий процессор (MIPS один цикл)
Задан 01/06/2011 в 08:34
пользователем Rojin
голоса
0
ответов
2
просмотр
613
я не могу понять следующий код Verilog
Задан 01/06/2011 в 09:02
пользователем Rojin
голоса
-1
ответов
1
просмотр
208
преобразовать два отдельных битов в вектор
Задан 04/06/2011 в 07:09
пользователем Rojin
Задан 11/06/2011 в 16:10
пользователем namor
Задан 15/06/2011 в 20:26
пользователем Brian Carlton
Задан 16/06/2011 в 14:12
пользователем errordeveloper
голоса
4
ответов
1
просмотр
1k
Параметризованные Битовые поля в Verilog
Задан 23/06/2011 в 20:22
пользователем funkyeah
Задан 27/06/2011 в 13:43
пользователем errordeveloper
голоса
1
ответов
1
просмотр
422
Изменение user_logic.v для моей программы
Задан 07/07/2011 в 09:24
пользователем aibk01
голоса
1
ответов
1
просмотр
3k
Передача массивов в Verilog модулей
Задан 12/07/2011 в 17:53
пользователем optimus
голоса
2
ответов
2
просмотр
2k
Verilog конкатенации на выходе модуля
Задан 25/07/2011 в 18:38
пользователем Gus
Задан 27/07/2011 в 17:14
пользователем typon
Задан 29/07/2011 в 15:27
пользователем Ahmed
голоса
1
ответов
2
просмотр
529
Ошибка синтеза в Verilog
Задан 04/08/2011 в 10:29
пользователем optimus
Задан 11/08/2011 в 11:13
пользователем aibk01
Задан 21/08/2011 в 13:45
пользователем optimus
Задан 21/08/2011 в 22:45
пользователем srujana333
голоса
1
ответов
1
просмотр
3k
Является ли массив синтезируемого 2D в Verilog
Задан 22/08/2011 в 07:38
пользователем optimus
голоса
1
ответов
1
просмотр
744
отладка USRP2 FPGA
Задан 01/09/2011 в 11:48
пользователем Kiran
Задан 06/09/2011 в 04:35
пользователем e19293001
Задан 07/09/2011 в 10:48
пользователем Kumar
Задан 07/09/2011 в 20:46
пользователем Tibio
Задан 22/09/2011 в 04:25
пользователем Robert Martin
Задан 22/09/2011 в 08:55
пользователем arpmon
голоса
5
ответов
2
просмотр
14k
Verilog Barrel Shifter
Задан 25/09/2011 в 05:08
пользователем Robert Cardona
Задан 27/09/2011 в 07:34
пользователем e19293001
Задан 30/09/2011 в 07:52
пользователем Nathan Farrington
голоса
17
ответов
5
просмотр
22k
Лучший способ кодирования ОЗУ в Verilog
Задан 03/10/2011 в 04:27
пользователем e19293001
Задан 08/10/2011 в 09:05
пользователем princegialai
Задан 10/10/2011 в 12:08
пользователем Ankur Banerjee
Задан 11/10/2011 в 01:40
пользователем Robert Martin
Задан 20/10/2011 в 21:50
пользователем eqb
Задан 21/10/2011 в 17:16
пользователем eqb

Cookies help us deliver our services. By using our services, you agree to our use of cookies. Learn more