Вопросы с тэгом [hdl]

голоса
3
ответов
10
просмотр
900
Где я должен начать с ЛПВП?
Задан 07/10/2008 в 08:57
пользователем jeremy
Задан 27/10/2008 в 02:10
пользователем Zachary Wright
Задан 29/11/2008 в 00:17
пользователем JeffV
Задан 19/12/2008 в 15:22
пользователем JeffV
Задан 23/02/2009 в 02:03
пользователем MahlerFive
Задан 01/02/2010 в 00:32
пользователем Adam
Задан 05/03/2010 в 00:43
пользователем chester.boo
Задан 12/03/2010 в 20:55
пользователем chester.boo
Задан 30/06/2010 в 09:00
пользователем obtur
Задан 23/09/2010 в 00:13
пользователем Ross Rogers
Задан 03/11/2010 в 21:37
пользователем Bobbb
голоса
0
ответов
3
просмотр
3k
Универсальный сдвиг арифметика прямо в VHDL
Задан 13/11/2010 в 21:16
пользователем name
голоса
5
ответов
2
просмотр
15k
BCD гадюка в Verilog
Задан 14/11/2010 в 20:48
пользователем DemonicImpact
голоса
0
ответов
2
просмотр
205
Сохранение ширины портов
Задан 15/11/2010 в 10:26
пользователем name
голоса
2
ответов
1
просмотр
2k
Чтение изображения на FPGA с ПК и обратно
Задан 18/12/2010 в 13:50
пользователем The Byzantine
Задан 21/12/2010 в 20:47
пользователем The Byzantine
голоса
4
ответов
1
просмотр
1k
Открытая система Источник OCR для FPGA
Задан 21/12/2010 в 21:15
пользователем The Byzantine
голоса
2
ответов
4
просмотр
7k
Verilog пыление инструменты?
Задан 30/01/2011 в 16:20
пользователем mrflibble
голоса
1
ответов
3
просмотр
4k
Передача переменных в процедуру в VHDL
Задан 02/02/2011 в 13:17
пользователем Patrick
Задан 14/02/2011 в 02:39
пользователем marlls1989
Задан 17/02/2011 в 17:54
пользователем Patrick
голоса
2
ответов
1
просмотр
1k
Вождение двунаправленных линий в Verilog
Задан 21/02/2011 в 05:32
пользователем Student
голоса
0
ответов
2
просмотр
1k
Синтаксическая ошибка в VHDL
Задан 22/02/2011 в 03:49
пользователем n-2r7
Задан 27/02/2011 в 17:16
пользователем Patrick
голоса
7
ответов
3
просмотр
148
Цель обеспечения более чем одну архитектуры?
Задан 02/04/2011 в 19:08
пользователем Earlz
голоса
0
ответов
2
просмотр
142
минимизация сегмента программы - если еще
Задан 09/04/2011 в 15:58
пользователем user478571
Задан 12/04/2011 в 14:35
пользователем user478571
Задан 12/04/2011 в 16:46
пользователем user478571
Задан 28/04/2011 в 03:42
пользователем mrflibble
голоса
8
ответов
2
просмотр
24k
Как использовать сопзЬ в Verilog
Задан 01/05/2011 в 15:43
пользователем user478571
Задан 02/05/2011 в 06:53
пользователем user478571
голоса
3
ответов
3
просмотр
1k
используя всегда @ * | Смысл и недостатки
Задан 07/05/2011 в 08:09
пользователем user478571
голоса
23
ответов
3
просмотр
44k
В чем разница между == и === в Verilog?
Задан 08/05/2011 в 14:07
пользователем user478571
голоса
2
ответов
2
просмотр
648
Оценка площади требует реализации VHDL
Задан 30/05/2011 в 18:42
пользователем Nakedible
голоса
1
ответов
1
просмотр
422
Изменение user_logic.v для моей программы
Задан 07/07/2011 в 09:24
пользователем aibk01
Задан 07/09/2011 в 20:46
пользователем Tibio
Задан 22/09/2011 в 08:55
пользователем arpmon
Задан 27/09/2011 в 07:34
пользователем e19293001
голоса
2
ответов
2
просмотр
3k
как просматривать осциллограммы памяти?
Задан 25/11/2011 в 03:39
пользователем e19293001
голоса
0
ответов
2
просмотр
335
SystemC ошибка, с помощью Visual C ++ 2008
Задан 28/01/2012 в 02:21
пользователем newbie
Задан 09/02/2012 в 13:08
пользователем Eng.Fouad
голоса
2
ответов
1
просмотр
180
Есть ли «сигнал» означает, б задержки в VHDL?
Задан 20/02/2012 в 02:12
пользователем BugShotGG
Задан 05/03/2012 в 05:46
пользователем Adam
Задан 16/03/2012 в 23:30
пользователем Eng.Fouad
голоса
1
ответов
1
просмотр
6k
Расчеты с вещественными числами, Verilog HDL
Задан 17/03/2012 в 00:58
пользователем Amadeus Bachmann
голоса
4
ответов
2
просмотр
11k
Как разорвать всегда блокировать в Verilog?
Задан 27/03/2012 в 20:54
пользователем Eng.Fouad
голоса
3
ответов
1
просмотр
1k
порядок выполнения Verilog
Задан 31/03/2012 в 19:24
пользователем Chris Morin
Задан 08/04/2012 в 16:02
пользователем Eng.Fouad
голоса
0
ответов
2
просмотр
477
Тестирование PCI интерфейса на ПЛИС
Задан 09/04/2012 в 15:11
пользователем gpuguy
Задан 10/04/2012 в 18:54
пользователем ras2124
Задан 19/04/2012 в 08:02
пользователем Earlz




Задан 20/04/2012 в 19:48
пользователем Veridian
голоса
1
ответов
1
просмотр
396
Работа с часами в Synopsys tetramax
Задан 28/04/2012 в 08:57
пользователем Stefano
Задан 03/05/2012 в 02:27
пользователем Kingkong Jnr
Задан 26/06/2012 в 04:39
пользователем nexobios
голоса
0
ответов
1
просмотр
180
Стандарт IEEE VHDL Lib компонент против
Задан 27/06/2012 в 12:40
пользователем JakobJ
голоса
1
ответов
2
просмотр
800
VHDL код Синтез Ошибка
Задан 03/07/2012 в 15:15
пользователем Saurya Prakash
голоса
0
ответов
1
просмотр
3k
Как читать и писать с помощью блока барана?
Задан 04/07/2012 в 00:47
пользователем BlueHorse
Задан 20/08/2012 в 11:23
пользователем Akash
голоса
1
ответов
3
просмотр
645
Verilog Finite State Machine
Задан 24/09/2012 в 18:44
пользователем David Flanagan
Задан 01/10/2012 в 18:29
пользователем Andry
голоса
2
ответов
2
просмотр
161
Использование «<=» оператор в Verilog
Задан 26/10/2012 в 06:35
пользователем nbsrujan
голоса
1
ответов
2
просмотр
3k
Инициализация массива ошибок в Verilog
Задан 26/10/2012 в 14:26
пользователем nbsrujan
голоса
4
ответов
2
просмотр
4k
Тестирование мой HDL кода (Verilog / VHDL) без FPGA?
Задан 30/10/2012 в 17:12
пользователем Ryan
Задан 07/11/2012 в 16:17
пользователем jclin
голоса
2
ответов
2
просмотр
390
Как представлять литералы массива в VHDL?
Задан 07/11/2012 в 16:43
пользователем Andry
голоса
0
ответов
2
просмотр
2k
Умножая число на десять в Verilog
Задан 12/11/2012 в 15:52
пользователем David Flanagan
голоса
0
ответов
1
просмотр
405
Verilog: Reg не объявлен
Задан 29/11/2012 в 17:29
пользователем Verilogger
Задан 01/12/2012 в 04:38
пользователем shingu
голоса
-1
ответов
1
просмотр
3k
Быстрый Verilog HDL Запрос (начальный)
Задан 04/12/2012 в 03:01
пользователем Lakeside
голоса
0
ответов
1
просмотр
219
Verilog HDL Negate Monitor Variable
Задан 04/12/2012 в 04:53
пользователем Lakeside
голоса
2
ответов
1
просмотр
314
Как эффективно использовать модуль VHDL?
Задан 23/12/2012 в 13:50
пользователем Kureigu
Задан 11/01/2013 в 09:43
пользователем Andry
Задан 11/01/2013 в 11:21
пользователем Sam Palmer
голоса
1
ответов
2
просмотр
366
VHDL генерации набора символов
Задан 14/01/2013 в 00:41
пользователем jgr
Задан 16/01/2013 в 20:24
пользователем ipunished
Задан 21/01/2013 в 17:12
пользователем ipunished
Задан 21/01/2013 в 20:40
пользователем Jay Aurabind
Задан 23/01/2013 в 17:00
пользователем Eamorr
голоса
5
ответов
1
просмотр
2k
Что случилось с моим DMUX 4 пути?
Задан 23/01/2013 в 20:43
пользователем Doug Smith
Задан 24/01/2013 в 10:27
пользователем Morgan
Задан 24/01/2013 в 17:03
пользователем Doug Smith
голоса
1
ответов
3
просмотр
8k
Как я могу создать защелку в Verilog
Задан 30/01/2013 в 07:05
пользователем BabaBooey
голоса
2
ответов
2
просмотр
1k
VHDL ожидания на множественном сигнале
Задан 30/01/2013 в 16:54
пользователем JanBo
голоса
0
ответов
1
просмотр
1k
Как создать исполняемый скрипт Primetime?
Задан 31/01/2013 в 17:55
пользователем Morgan
голоса
1
ответов
1
просмотр
6k
Как подключить мои различные Verilog модули?
Задан 01/02/2013 в 10:42
пользователем ipunished
Задан 04/02/2013 в 21:25
пользователем ipunished
Задан 10/02/2013 в 18:02
пользователем ipunished
Задан 15/02/2013 в 22:06
пользователем Wazani
голоса
0
ответов
2
просмотр
1k
VHDL вращение битой ошибка синтаксис функции?
Задан 18/02/2013 в 02:08
пользователем user2081681
голоса
3
ответов
2
просмотр
1k
Нули счетчик
Задан 20/02/2013 в 01:48
пользователем Veridian
голоса
0
ответов
2
просмотр
8k
Нелегальная ссылка Ошибка
Задан 20/02/2013 в 15:53
пользователем James Aflred
голоса
-1
ответов
1
просмотр
286
Неопределенный результат для Ripple счетчика
Задан 20/02/2013 в 19:20
пользователем James Aflred
Задан 22/02/2013 в 23:09
пользователем Doug Smith
голоса
-1
ответов
1
просмотр
378
VHDL Error (Simple Expression ожидается)
Задан 25/02/2013 в 16:16
пользователем audiFanatic
Задан 26/02/2013 в 12:39
пользователем vlsi2013
голоса
0
ответов
3
просмотр
485
Bluespec $ дисплей в функции
Задан 27/02/2013 в 02:51
пользователем Saher Ahwal
Задан 01/03/2013 в 03:00
пользователем ipunished
голоса
0
ответов
2
просмотр
696
Verilog параметр в качестве входных данных - Nios II
Задан 01/03/2013 в 07:00
пользователем vlsi2013
Задан 03/03/2013 в 00:52
пользователем ipunished
Задан 03/03/2013 в 20:35
пользователем PhoonOne




голоса
2
ответов
3
просмотр
16k
Семь сегментов мультиплексирование на Basys2
Задан 04/03/2013 в 04:41
пользователем BlueSolrac
голоса
11
ответов
3
просмотр
28k
Условная конкретизация Verilog модуля
Задан 06/03/2013 в 07:35
пользователем vlsi2013
голоса
0
ответов
2
просмотр
1k
VHDL мультипликаторы
Задан 06/03/2013 в 16:20
пользователем user2140483
голоса
-1
ответов
1
просмотр
148
Сделать запрос HTTP от Verilog
Задан 10/03/2013 в 20:25
пользователем Orca Ninja
Задан 12/03/2013 в 13:02
пользователем Dharmendra
голоса
2
ответов
3
просмотр
802
Является <= а + 1 хорошая практика в VHDL?
Задан 12/03/2013 в 22:57
пользователем dorafmon
Задан 13/03/2013 в 23:09
пользователем dorafmon
голоса
0
ответов
1
просмотр
1k
ISIM неинициализированным входного сигнала
Задан 15/03/2013 в 13:43
пользователем Muss76
Задан 16/03/2013 в 19:33
пользователем Jason
голоса
1
ответов
1
просмотр
126
Тренажер показывает неправильный ввод
Задан 18/03/2013 в 17:39
пользователем Naruto
Задан 23/03/2013 в 07:48
пользователем user1117040
голоса
0
ответов
0
просмотр
169
Icarus Verilog на windows7
Задан 28/03/2013 в 05:42
пользователем R71
голоса
1
ответов
1
просмотр
2k
Параллельного кода в последовательный HDL
Задан 31/03/2013 в 17:01
пользователем Naruto
голоса
1
ответов
2
просмотр
587
массив и мультиплексор в Verilog
Задан 02/04/2013 в 23:16
пользователем user2178891
Задан 04/04/2013 в 14:05
пользователем Bruno Kremel
Задан 09/04/2013 в 05:41
пользователем Marcus10110
Задан 10/05/2013 в 22:10
пользователем ipunished
Задан 19/05/2013 в 12:32
пользователем yassin
голоса
3
ответов
1
просмотр
665
Как записать массив в текстовый файл? VHDL код
Задан 20/05/2013 в 09:19
пользователем yassin
голоса
0
ответов
2
просмотр
1k
Параметризованная чистая ширина в Verilog
Задан 23/05/2013 в 06:29
пользователем Blackadder
голоса
1
ответов
2
просмотр
4k
Сформировать заявление внутри Verilog задачи
Задан 27/05/2013 в 11:01
пользователем Jay Aurabind
Задан 30/05/2013 в 17:02
пользователем membersound
голоса
1
ответов
1
просмотр
2k
VDHL цикл с переменной вне процесса (как быть)
Задан 17/06/2013 в 14:29
пользователем xornonop
Задан 18/06/2013 в 15:42
пользователем dcdo
Задан 20/06/2013 в 17:56
пользователем Sam
голоса
0
ответов
2
просмотр
335
Weird VHDL Поведение
Задан 02/07/2013 в 17:17
пользователем user150374
Задан 13/07/2013 в 19:54
пользователем Greg McNulty
голоса
2
ответов
3
просмотр
27k
Если заявление и assiging провода в Verilog
Задан 19/07/2013 в 19:07
пользователем T.T.T.
голоса
2
ответов
2
просмотр
151
«неожиданные другие» в VHDL
Задан 29/07/2013 в 16:32
пользователем Alex Heintz
Задан 02/08/2013 в 00:00
пользователем Veridian
Задан 07/08/2013 в 23:37
пользователем Mona Jalal
Задан 15/08/2013 в 18:43
пользователем sudeepdino008
голоса
0
ответов
1
просмотр
7k
компиляции Verilog код в Quartus
Задан 22/08/2013 в 16:54
пользователем user2707696
голоса
-3
ответов
1
просмотр
190
Как создать Verilog RTL из тестбенча
Задан 28/08/2013 в 22:41
пользователем user1761275
голоса
-1
ответов
1
просмотр
192
Verilog: 3D синтезируемого параметр
Задан 01/09/2013 в 10:32
пользователем MKT
Задан 05/09/2013 в 04:26
пользователем shparekh
Задан 05/09/2013 в 17:09
пользователем dan
Задан 07/09/2013 в 23:05
пользователем dan
Задан 10/09/2013 в 11:18
пользователем dan
голоса
0
ответов
1
просмотр
1k
Сдвиг Concatenate Регистрация
Задан 11/09/2013 в 11:24
пользователем ihvapor
голоса
0
ответов
1
просмотр
1k
Основные понятия Verilog
Задан 16/09/2013 в 03:35
пользователем jmeanor
Задан 23/09/2013 в 10:24
пользователем banupriya
Задан 25/09/2013 в 09:50
пользователем banupriya
Задан 29/09/2013 в 09:09
пользователем dskim
Задан 05/10/2013 в 19:53
пользователем Antônio Vieira
Задан 06/10/2013 в 14:08
пользователем sarah sh
голоса
0
ответов
2
просмотр
3k
преобразовать STD_LOGIC_VECTOR ВХОДА в IEEE типа Float
Задан 06/10/2013 в 20:56
пользователем Antônio Vieira
голоса
0
ответов
0
просмотр
174
IEEE с плавающей точкой ввода в BCD конвертации
Задан 07/10/2013 в 14:21
пользователем Antônio Vieira
Задан 08/10/2013 в 10:42
пользователем user2857987
голоса
1
ответов
1
просмотр
236
Включение функции Вкл / вызов метода
Задан 09/10/2013 в 05:09
пользователем sudoer




Задан 09/10/2013 в 08:40
пользователем mbschenkel
Задан 14/10/2013 в 22:37
пользователем BharathYes
голоса
1
ответов
1
просмотр
222
Назначение VEC к UINT порты
Задан 15/10/2013 в 04:39
пользователем yidiyidawu
голоса
0
ответов
2
просмотр
679
Что UInt (0) означает?
Задан 16/10/2013 в 18:50
пользователем chiselwood
Задан 16/10/2013 в 19:40
пользователем Shrikant Vaishnav
голоса
1
ответов
1
просмотр
413
Зубило компилятор очень медленно
Задан 17/10/2013 в 07:16
пользователем yidiyidawu
голоса
1
ответов
3
просмотр
17k
Verilog: как взять абсолютное значение
Задан 17/10/2013 в 11:08
пользователем Pravin shelton
Задан 18/10/2013 в 19:18
пользователем Rehos Solquido
голоса
0
ответов
3
просмотр
819
Могу ли я найти время выполнения Verilog коды?
Задан 22/10/2013 в 21:15
пользователем StuckInPhD
Задан 27/10/2013 в 09:39
пользователем Alexander Samoilov
голоса
3
ответов
1
просмотр
406
Было бы неплохо иметь VEC [MEM] в Долоте
Задан 29/10/2013 в 14:18
пользователем Alexander Samoilov
голоса
2
ответов
2
просмотр
7k
Verilog число единиц в массиве
Задан 31/10/2013 в 00:04
пользователем Omar Sherif
голоса
0
ответов
2
просмотр
2k
Генерирование ключевых слов в VHDL
Задан 11/11/2013 в 06:04
пользователем audiFanatic
голоса
4
ответов
2
просмотр
20k
Написание регистрового файла в VHDL
Задан 13/11/2013 в 00:24
пользователем audiFanatic
голоса
0
ответов
1
просмотр
303
SystemVerilog параметры для функции или
Задан 14/11/2013 в 14:01
пользователем user2646276
голоса
1
ответов
2
просмотр
969
непрерывное усреднение с использованием VHDL
Задан 19/11/2013 в 14:57
пользователем user3008991
голоса
2
ответов
2
просмотр
21k
Переход от numeric_std знака в STD_LOGIC_VECTOR в VHDL
Задан 20/11/2013 в 15:20
пользователем user3008991
Задан 22/11/2013 в 02:04
пользователем StuckInPhD
Задан 26/11/2013 в 16:30
пользователем user3008991
Задан 28/11/2013 в 21:44
пользователем dannyn382
голоса
4
ответов
3
просмотр
11k
Объявление массива внутри объекта в VHDL
Задан 01/12/2013 в 04:48
пользователем audiFanatic
Задан 02/12/2013 в 17:02
пользователем Eric Na
голоса
0
ответов
1
просмотр
398
Значения по умолчанию ОЗУ
Задан 03/12/2013 в 08:46
пользователем user2080006
голоса
0
ответов
5
просмотр
222
Дженерики в описании аппаратного языка
Задан 04/12/2013 в 00:23
пользователем DirtyBit
Задан 08/12/2013 в 03:38
пользователем user3079006
Задан 09/12/2013 в 23:00
пользователем jwp36
голоса
0
ответов
2
просмотр
467
Verilog: Передача параметров
Задан 10/12/2013 в 06:29
пользователем user3081612
Задан 10/12/2013 в 10:45
пользователем Xegara
голоса
0
ответов
1
просмотр
334
Запрос HTTP в Verilog HDL
Задан 20/12/2013 в 10:02
пользователем Joseph Wahba
Задан 21/12/2013 в 13:02
пользователем StanOverflow
Задан 22/12/2013 в 21:30
пользователем StanOverflow
Задан 03/01/2014 в 01:40
пользователем Bubo
голоса
0
ответов
2
просмотр
714
Quartus II - Verilog флип-флоп ModelSim Ошибка
Задан 07/01/2014 в 04:53
пользователем Bubo
голоса
1
ответов
1
просмотр
409
Противоречие в IEEE 1800-2009 LRM WRT `шкалы времени
Задан 23/01/2014 в 09:00
пользователем adiles
Задан 25/01/2014 в 14:38
пользователем Maximus
Задан 28/01/2014 в 02:26
пользователем Adrian
голоса
1
ответов
1
просмотр
1k
Отправка данных на FPGA
Задан 05/02/2014 в 14:29
пользователем quantum_time
Задан 09/02/2014 в 01:58
пользователем sunside
Задан 19/02/2014 в 20:01
пользователем user3300910
Задан 26/02/2014 в 17:19
пользователем user3300910
Задан 06/03/2014 в 06:33
пользователем verigolfer
Задан 07/03/2014 в 08:34
пользователем Radrider33
голоса
3
ответов
2
просмотр
186
Verilog возможно защелки
Задан 12/03/2014 в 03:32
пользователем Rudy01
Задан 12/03/2014 в 09:44
пользователем Rocky_s
Задан 12/03/2014 в 16:14
пользователем Rudy01
голоса
0
ответов
2
просмотр
270
VHDL MUX выбрать с постоянной
Задан 13/03/2014 в 21:25
пользователем Rudy01
голоса
-2
ответов
2
просмотр
497
Verilog ошибка: # KERNEL: держать = XXXXXXXX
Задан 16/03/2014 в 18:58
пользователем Rocky_s
голоса
0
ответов
1
просмотр
123
Если заявление ошибка в VHDL
Задан 17/03/2014 в 07:33
пользователем user3300910
голоса
0
ответов
3
просмотр
936
Код ошибки не работает
Задан 29/03/2014 в 11:19
пользователем user3332897

Cookies help us deliver our services. By using our services, you agree to our use of cookies. Learn more